半導體的3D時代（二）

圖3在左軸上顯示了按年份和公司分類的串堆疊，在右軸上顯示了每個單元的最大比特數。

圖3．堆疊層數，每單元比特數。

圖4展示了我們對按曝光類型，公司和年份劃分的掩模數量的分析。虛線是每年的平均掩模數，從2017年的42張增加到2025年的73張，這與層數從2017年的平均60個增加到2025年的512個相對應。換句話說，掩模數量僅增加1．7倍就增加了8．5倍的層數以突出3D NAND工藝的掩模使用效率。

圖4．掩模數量趨勢。

圖5展示了各家公司2D NAND和3D NAND的實際和預測比特密度隨年份變化的趨勢。這里是整個芯片的比特密度，即芯片的容量除以芯片的尺寸。

圖5． NAND比特密度。

從2000年到2010年，在光刻微縮的推動下，2D NAND比特密度每年增長1．78倍。大約在2010年左右，繼續縮小2D NAND的難度導致增長減慢至1．43倍，直到2015年左右3D NAND成為驅動力并繼續以每年1．43倍的速度增長。我們預計從2020年到2025年的年增長率將略有下降，為1．38倍。與去年相比，這是我們的預測的一項改進，因為我們看到這些公司推動該技術的速度超出了我們最初的預期。最后，SK海力士談到了2025年的500層和2030年的800層，導致2025年之后的速度進一步放緩。

圖6給出了NAND單位比特成本趨勢。

圖6． NAND單位比特成本。

在該圖中，我們采用了使用戰略成本和價格模型計算出的晶圓成本，并將其與圖5中的位密度相結合以產生單位比特成本趨勢。在所有情況下，這些晶圓廠都是新建的月產能75，000片晶圓的工廠，因為這是NAND晶圓廠在2020年的平均產能。這些晶圓廠對應所在的國家分別是新加坡－英特爾美光，英特爾－中國，Kioxia－日本，三星和SK海力士－韓國。這些計算不包括封裝和測試成本，不考慮劃片槽寬度，并且僅包含粗略的芯片良率假設。

圖表中的前三個節點是2D NAND，每個節點的成本趨勢為0．7倍。隨著向3D NAND的過渡，大多數公司的比特成本最初都增加了，但現在已降至2D NAND比特成本以下，并且每個節點的趨勢為0．7倍，直到大約300到400層。我們預計單位比特成本會趨于平緩，除非在工藝或設備效率方面取得一些突破，否則該技術將面臨成本極限。