半導體的3D時代（四）

圖9顯示了基于前面提到的NAND ／D觸發器加權度量的每平方毫米晶體管的邏輯密度。

圖9．邏輯密度趨勢。

此圖表上繪制了六種類型的制程。直到2014年左右，平面晶體管還是主要的前沿邏輯工藝，其密度每年提高1．33倍，FinFET接管了前沿技術，密度每年提高1．29倍。與FinFET并行，我們已經看到了FDSOI工藝的引入。FDSOI提供了更簡單的工藝，更低的設計成本以及更好的模擬，RF和功耗，但無法與FinFET競爭密度或原始性能。當HNS從FinFET接管后，我們預計密度的提高速度將進一步放緩至每年1．16倍，最終CFET將接管并以每年1．11倍的速度增加密度。我們還根據IMEC的工作繪制了由垂直晶體管生產的SRAM，這些SRAM可能為高速緩存chiplet提供有效的解決方案。

圖10展示了邏輯晶體管成本的趨勢。

圖10．邏輯晶體管成本。

圖10通過將我們的戰略成本和價格模型中的晶圓成本估算值與圖9中的晶體管密度相結合，得出了每十億個晶體管的成本。所有晶圓廠都是新建的工廠，每月產能為35，000片晶圓，因為這是將在2020年建成的邏輯晶圓廠的平均產能。晶圓廠與國家／地區對應關系為，GLOBALFOUNDRIES－德國（除14nm在美國），英特爾－美國（除以色列的10nm芯片），臺積電－臺灣，三星－韓國。

該圖不包括掩模組或設計成本攤銷，因此，在降低每個晶體管的制造成本的同時，能夠使用這些技術的設計數量僅限于大批量產品。該圖不包括任何封裝測試或良率影響。

從130納米降低到i32 ／ f28（英特爾32納米／代工廠28納米）每節點成本下降0．6倍，然后從i22 ／ f20到f16 ／ f14節點，由于代工廠決定為了FinFET而不微縮太多，成本降低速度減慢了。這種放緩導致許多業內人士錯誤地預測了成本削減的終結。從f16 ／ f14節點到i5 ／ f2．5節點，我們預計成本將以每節點0．72倍的速度降低，然后減速至每節點0．87倍。g1．25和g0．9節點分別是具有3個和4個堆疊層的通用CFET制程。

圖11展示了掩模組攤銷對晶圓成本的影響。

圖11．掩模組攤銷成本。

圖11中的晶圓成本是基于臺灣新建的晶圓廠，每月生產40，000片晶圓。攤銷僅是掩模組，不包括設計成本。

該表列出了2020年250nm，90nm，28nm和7nm掩模組的掩模成本。請注意，這些掩模組在介紹時比較昂貴。掩模組成本是在一定數量的晶圓上攤銷的，其標準化成本如圖所示。在該表中，晶片成本比率是在掩模組上運行的100個晶片的攤銷成本，除以在掩模組上運行的100，000個晶片的攤銷成本。

從該圖和表中，我們可以看到，掩模組攤銷在250nm（比例為1．42x）時影響較小，而在7nm（比例為18．05x）時影響較大。設計成本攤銷甚至更糟。最重要的是，設計和掩模組成本在先進節點是如此之高，以至于只有大批量產品才能吸收由此產生的攤銷費用。