接近角度
使用Allegro電流傳感器IC的一個常見錯誤是使用不適當的電流引入角度。圖6是電流軌跡接近IC的示例（此處是ACS724）。此圖顯示IP+和IP–的軌跡。淺綠色區是進入IP+的理想接近區。該區域范圍是0°至85°。該規則同樣適用于IP–軌跡。
該區域的限制是為了防止載流軌跡影響到可能導致IC輸出誤差的任何雜散場。如果與IP相連的電流軌跡在該區域外部，則必須按上述方式處理（臨近電流路徑導致的磁場）。
圖6：ACS724電流軌跡接近角度θ的理想范圍是0°至85°，此范圍很可能與其他Allegro電流傳感器IC不同。
IC下的擴展
另一個常見錯誤是電流軌跡與IP管腳距離過遠。根據器件的不同，這可能導致兩種不同的問題。如果是采用SOIC和類似封裝的器件，這可能導致IC上產生雜散場，使性能降低。如果采用LR封裝，由于IP總線較大并且暴露在外，在封裝下面過遠布線可能改變通過IP總線的電流路徑，從而改變器件的性能。下面內容將更詳細地介紹對LR封裝的影響。
對于雜散場而言，如果電流軌跡以一定的角度進入IP總線，問題會更加嚴重。如果發生這種情況，電流實際在部件下面流過，背向IP管腳，然后向上通過IP管腳。改變的電流路徑可能會導致雜散場產生，降低IC精度。禁止在器件下面擴展至IP管腳的電流軌跡就可以防止這種情況。
圖7：ACS724在IC下擴展，電流軌跡在IC下面過遠，改變了電流路徑，降低了精度。
永磁體影響
如果永久磁鐵靠近電流傳感器IC，磁鐵導致的雜散場也會影響IC性能。一般情況下，來自磁鐵的雜散場可能隨磁體的不同而變化極大。它取決于磁鐵尺寸、材料、磁化方向以及其他很多因素。如果可以調整電流傳感器，使霍爾板垂直于磁體（如圖8所示），則可以將這些雜散場的影響降至最小。
圖8：具有臨近永磁體最優方向的ACS780。
LR封裝特定布局規則
IC下的擴展
在LR封裝中，載流軌跡在器件下面擴展實際改變了電流通過IP總線的路徑。這可能導致IP總線與IC的耦合因數發生變化，并顯著降低器件性能。
使用ANSYS Maxwell電磁套件可以模擬電流密度和電流產生的磁場。圖9提供兩種不同模擬的結果。第一種情況是向上引至IP總線的電流軌跡在所需點終止。第二情況是電流軌跡向IP總線上方擴展過遠。兩個模擬中的紅色箭頭表示高電流密度的區域。在沒有過量重疊的模擬中（紅色區域），電流密度與具有過量重疊的模擬差距巨大。還可以看出，H1場比沒有過多重疊時更大。這一點用藍色暗影表示。
圖9：具有不同電流軌跡和IP總線重疊的ACS780引線框模擬。
如果重疊超過推薦量，也會導致其他問題，例如電流接近角范圍顯著縮小。如果電流軌跡在IP總線上擴展的過大，則會形成對接近角的依賴，即接近角直接影響器件的耦合因數。避免這種情況的最佳方式是限制電流軌跡的重疊。
圖10：ACS780 PCB布局參考圖。進行必要的調整，滿足應用工藝要求和PCB布局公差和紅色的圈選關鍵尺寸。
結論
Allegro MicroSystems電流傳感器IC有很多優勢。這些傳感器IC的磁滯幾乎為零，而且功耗非常低。與無磁芯相伴的一個缺點是容易受到雜散磁場的影響。但是，很多IC都能夠抑制共模磁場。
兩個霍爾板的共模場相等時，CMR技術效果最好。我們探討了若干顯著降低兩個霍爾板共模場差值的技術，即如何進行外部電流路徑布線與其他優化布局技術。針對電流路徑不能以最有利的方向布線的情況，我們還介紹了誤差估算。此外，還探討了一些針對LR封裝的布局技術，這是因為必須考慮LR的一些特性才能獲得最優性能。