失效分析論文：高速PCB阻抗一致性研究（一）

隨著信號傳輸的高速化和高頻化發展，對印制電路板的阻抗設計及控制精度要求日趨嚴格，以減少信號在傳輸過程中的反射、失真等，保持傳輸信號的完整性。PCB制作時由于圖形分布均勻性、PP壓合厚度均勻性、線寬均勻性及電鍍均勻性等問題存在，會導致不同位置阻抗出現差異。本文通過在不同位置設計單端和差分阻抗線，綜合分析圖形分布、走線位置分布、銅厚等對阻抗一致性的影響，并對影響阻抗控制的關鍵因素進行分析，確定了影響阻抗一致性的主要因素及各因素作用強弱，可為PCB生產時提高PCB阻抗一致性提供參考和借鑒。

關鍵詞：阻抗控制；阻抗一致性；介質層厚度；線寬；高速PCB

1 前言

近年來，隨著電子技術的飛速發展，信號的上升沿時間越來越短，PCB信號傳輸頻率和速度也不斷提高［1］。同時，信號傳輸的高速化和高頻化發展使得傳輸線效應日趨嚴重［2］，信號在傳輸過程中更容易出現串擾、反射等問題，為保持傳輸信號的完整性、降低傳輸損耗，要求PCB在設計、制造過程中提高阻抗控制精度，盡可能地保證阻抗匹配［3］。對于高頻、高速電路，PCB阻抗控制精度一般控制在10％或7％，部分產品要求控制在5％范圍。

在生產過程中，PCB阻抗控制不僅要管控同一傳輸線的阻抗值在范圍內（同一傳輸線阻抗波動性），還需要保證整板不同傳輸線均滿足控制要求（不同傳輸線阻抗一致性）。由于圖形內真實走線是彎曲的、多樣的，無法對每組傳輸線進行測試。對于有阻抗控制要求的PCB，目前常見的做法是在PCB的拼版板邊或板中間位置設計阻抗測試條，這些測試條與PCB有相同的疊層、線寬／線距等，可通過檢測測試條的阻抗快速、方便地判斷PCB的阻抗控制情況。但是，由于電鍍邊緣效應、層壓板邊溢膠大及線路蝕刻均勻性等因素的影響，測試條與真實走線的阻抗存在一定的差異，使得測試條的阻抗結果無法有效代表走線的真實阻抗值。同時，板內圖形走線位置是多變的，有些傳輸線靠近拼版邊緣，有些位于拼版的中間位置，而層壓流膠、電鍍和蝕刻均勻性等會影響拼版不同位置的阻抗值。為實現高精度阻抗控制，提高拼版內不同傳輸線的阻抗一致性，降低阻抗測試條與拼版內線路的阻抗差異，必須了解影響阻抗一致性的因素，并針對性地進行優化改進。

本文通過試驗設計，針對拼版內阻抗一致性（真實走線之間、真實走線與阻抗測試條之間）的影響因素進行分析探討，量化分析了拼版不同位置處的介質層厚度（簡稱介厚）、介電常數、線寬、銅厚及阻焊層均勻性對阻抗的影響，得出各因素對板邊測試條與板內圖形阻抗差異的影響大小，并對差異的形成原因進行具體分析，可為高速PCB阻抗精度及阻抗一致性控制提供參考。

2 試驗方法

2．1 材料與設備

材料：規格為106、1080、3313的半固化片及0．1 mm芯板

設備：安捷倫E5071C網絡分析儀，金相顯微鏡

2．2 試驗原理及方法

2．2．1 不同位置阻抗差異及影響因素分析

采用不同含膠量的半固化片進行壓合，并在同一板面距板邊不同位置處設計50 Ω單端線和100 Ω差分線。制作完成后采用網絡分析儀測試拼版不同位置阻抗，切片分析拼版不同位置介厚、線寬、銅厚差異。

流程設計：開料→內層圖形→壓合→鉆孔→沉銅→板鍍→外層圖形→圖形電鍍→外層蝕刻→阻焊→沉金→測試

2．2．2 半固化片含膠量對不同位置介厚、介電常數及阻抗的影響分析

分別采用3張106、2張1080．和2張3313半固化片與1oz銅箔進行壓合，而后蝕去銅箔并測量不同位置介厚差異，并通過軟件模擬計算：（1）拼版不同位置因介質層厚度差導致的阻抗差異；（2）流膠差異對介質層介電常數的影響及由此導致的阻抗差異。

2．2．3 殘銅率差異對介厚控制及電鍍的影響

拼版內層圖形采用線寬為177．8 μm的線路，通過調節線路間距獲得殘銅率分別為0％－100％的模塊（步長為10％），外層殘銅率設計為20％、33％和50％。蝕刻后切片分析拼版不同位置處介厚、線寬和銅厚差異，并采用軟件計算其對阻抗的影響。

流程設計：開料→內層圖形→壓合→板鍍→外層干膜→圖形電鍍→外層蝕刻→測試